Thèse Mehdi KESSAR

Résumé :

L'évolution de la technologie pousse la micro-électronique à des contraintes dimensionnelles de plus en plus restrictives. La taille des transistors diminue constamment, et leur densité sur les puces double tous les 18 mois, en suivant la loi de Moore. Les procédés de fabrication des puces se doivent d'être précis, avec des fenêtres de procédés de l'ordre de quelques dizaines de nanomètres. La nano-topographie sur un wafer est devenue critique pour le procédé de photolithographie, et l'intégration de ces mesures dans les procédés de fabrication est donc un enjeu grandissant.

La thèse se propose d'intégrer et d’enrichir les mesures de nano-topographie de l'outil de mesure PWG de KLA dans l'écosystème des données déjà existantes à STMicroelectronics en appréhendant les composantes de la mesure, puis en réalisant d’une part un modèle simple, compréhensif et prédictif de la topographie à l'échelle de la puce à partir des informations design. D'autre part, en proposant des principes de transformation de ces données pour les rendre plus intelligibles via notamment du feature engineering, pour des entrées de réseaux de neurones par exemple.